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Design von UART in VHDL - Gunook
Design von UART in VHDL - Gunook

Video: Design von UART in VHDL - Gunook

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Video: UART Tx VHDL code 2024, November
Anonim
Design von UART in VHDL
Design von UART in VHDL

UART steht für Universal Asynchronous Receiver Transmitter. Es ist das beliebteste und einfachste serielle Kommunikationsprotokoll. In diesem anweisbaren erfahren Sie, wie Sie ein UART-Modul in VHDL entwerfen.

Schritt 1: Was ist UART?

Um mit verschiedenen Peripheriegeräten zu kommunizieren, verwenden die Prozessoren oder Controller normalerweise die UART-Kommunikation. Es ist eine einfache und schnelle serielle Kommunikation. Da UART in fast allen Prozessoren eine Mindestanforderung ist, werden sie in der Regel als Soft-IP-Cores in VHDL oder Verilog für Wiederverwendbarkeit und einfache Integration ausgelegt.

Schritt 2: Spezifikationen

Die Spezifikationen des entworfenen UART sind unten angegeben:

* Standard-UART-Signale.

* Konfigurierbare Baudrate von 600-115200.

* Abtastung = 8x @Empfänger

* FPGA-bewährtes Design - auf Xilinx Artix 7-Board.

* Getestet auf UART-Peripheriegeräten, Hyperterminal erfolgreich - alle Baudraten

Schritt 3: Designansatz

  1. Wir werden 3 Module entwerfen, die wir später integrieren werden, um den UART zu vervollständigen.

    • Sendermodul: Kümmert sich um serielle Datenübertragungen
    • Empfängermodul: Kümmert sich um den seriellen Datenempfang
    • Baud-Generator-Modul: Kümmert sich um die Baud-Takterzeugung.
  2. Das Baud-Generatormodul ist dynamisch konfigurierbar. Es erzeugt zwei Baud-Takte aus dem Haupttakt, entsprechend der gewünschten Geschwindigkeit. Einer für den Sender, der andere für den Empfänger.
  3. Das Empfängermodul verwendet eine Abtastrate von 8x, um die Wahrscheinlichkeit eines Empfangsfehlers zu minimieren, dh der Baud-Takt des Empfängers ist der Baud-Takt des Senders 8x.
  4. Steuersignale zur Steuerung von Übertragung und Empfang sowie Unterbrechungssignal.
  5. Serielle Standard-UART-Schnittstelle ohne Paritätsbit, ein Stopp- und Startbit, 8 Datenbits.
  6. Eine parallele Schnittstelle zur Kommunikation mit dem Host, dh einem Prozessor oder Controller, der parallele Daten zum und vom UART einspeist und empfängt.

Schritt 4: Simulationsergebnisse

Simulationsergebnisse
Simulationsergebnisse

Schritt 5: Angehängte Dateien

* UART-Sendermodul -vhd-Datei

* UART-Empfängermodul - vhd-Datei

* Baud-Generator-Modul - vhd-Datei

* UART-Modul - Das wichtigste Top-Modul, das die oben genannten Module integriert - vhd-Datei

* Vollständige Dokumentation des UART IP Core - pdf

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