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So verwenden Sie die Vivado-Simulation: 6 Schritte
So verwenden Sie die Vivado-Simulation: 6 Schritte

Video: So verwenden Sie die Vivado-Simulation: 6 Schritte

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Video: Beschreibung von Schaltungen in VHDL 2024, November
Anonim
So verwenden Sie die Vivado-Simulation
So verwenden Sie die Vivado-Simulation

Ich habe dieses Simulationsprojekt für eine Online-Klasse gemacht. Das Projekt wird von Verilog geschrieben. Wir werden die Simulation in Vivado verwenden, um die Wellenform in enable_sr(enable digit) aus dem zuvor erstellten Stoppuhrprojekt zu visualisieren. Darüber hinaus werden wir die Systemaufgabe nutzen, um von uns gemachte Fehler im Design anzuzeigen.

Schritt 1: Quellen hinzufügen und „Simulationsquellen hinzufügen oder erstellen“auswählen

Quellen hinzufügen und „Simulationsquellen hinzufügen oder erstellen“auswählen
Quellen hinzufügen und „Simulationsquellen hinzufügen oder erstellen“auswählen

Schritt 2: Erstellen Sie eine Datei namens Enable_sr_tb

Erstellen Sie eine Datei namens Enable_sr_tb
Erstellen Sie eine Datei namens Enable_sr_tb

Schritt 3: Testbench-Datei erstellen

1. Importieren Sie das Modul enable_sr aus dem Stoppuhrprojekt. Das ist die Datei, die wir simulieren wollen

2. Erstellen Sie das Testbench-Modul enable_sr_tb();

3. Geben Sie Ein- und Ausgänge des Moduls enable_sr() ein. Denken Sie daran, dass die Eingänge für enable_sr jetzt im Registertyp sind, während die Ausgänge zum Netztyp werden.

4. Instanziieren Sie die zu testende Einheit (uut), die enable_sr. ist

5. Takt erzeugen, dessen Periode (T) 20 ns beträgt

6. Verwenden Sie die bedingte Anweisung, um ein Fehlerprüfsystem zu erstellen. In diesem Beispiel wollen wir prüfen, ob mehr als eine Ziffer aktiv ist.

Hinweis: In der ursprünglichen Datei enable_sr() sollten wir das Muster mit 4’b0011 initialisieren, damit zwei Ziffern aktiv sind, um einen Fehler zu erzeugen

7. Verwenden Sie die Systemaufgabe $display, um den Fehler anzuzeigen

8. Verwenden Sie die Systemaufgabe $finish, um die Simulation zum Zeitpunkt 400 ns. abzuschließen

Schritt 4: Setzen Sie Enable_sr_tb als oberste Ebene unter der Simulation

Setzen Sie Enable_sr_tb als oberste Ebene unter der Simulation
Setzen Sie Enable_sr_tb als oberste Ebene unter der Simulation

Schritt 5: Ausführen von Synthese und Verhaltenssimulation

Führen Sie Synthese und Verhaltenssimulation durch
Führen Sie Synthese und Verhaltenssimulation durch
  1. Führen Sie vor dem Ausführen der Verhaltenssimulation die Synthese aus, um sicherzustellen, dass keine Syntaxfehler in der Testbench-Datei und der Einheit unter der Testdatei vorhanden sind
  2. Führen Sie die Verhaltenssimulation aus

Schritt 6: Bewerten Sie das Simulationsergebnis

Bewerten Sie das Simulationsergebnis
Bewerten Sie das Simulationsergebnis
Bewerten Sie das Simulationsergebnis
Bewerten Sie das Simulationsergebnis
Bewerten Sie das Simulationsergebnis
Bewerten Sie das Simulationsergebnis

Sie sehen die Simulationsfenster. Es enthält verschiedene Panels.

Die Fehlermeldung wird im Konsolenfenster angezeigt. Dies zeigt an, dass während des Simulationszeitraums mehr als eine Ziffer aktiv ist.

Sie können die Wellenform auch im Oszilloskop sehen

Anbei die Projektdatei.

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